verilog文件跟簡單語法

其實之前就有寫過verilog了 但是之前都沒有認真去看verilog的語法
就是只要可以work就可以了  所以現在還有一大堆語法都不熟
雖然說基本的語法都會 但是只限於寫正常module 但是像testbench這種就完全不行
現在我就來好好看看這些testbench的東西吧

首先我必須知道要去哪裡找doucment來看
我上網找了很久總算知道要找了(其實網路上的文件一大堆 但是我習慣看最官方的)
其實很簡單 去modelsim的網站找user manual來看最好
我用的是modelsim SE 所以就用modelsim SE User's Manual
網址在這裡http://portal.model.com/modelsim/resources/references/modelsim_se_user.pdf

好就從`timescale開始看吧
其實我發現在User's Manual寫得很好
重點就是每一個檔案都要有`timescale 否則就會出現compile error等等的問題