verilog文件跟簡單語法

其實之前就有寫過verilog了 但是之前都沒有認真去看verilog的語法
就是只要可以work就可以了  所以現在還有一大堆語法都不熟
雖然說基本的語法都會 但是只限於寫正常module 但是像testbench這種就完全不行
現在我就來好好看看這些testbench的東西吧

首先我必須知道要去哪裡找doucment來看
我上網找了很久總算知道要找了(其實網路上的文件一大堆 但是我習慣看最官方的)
其實很簡單 去modelsim的網站找user manual來看最好
我用的是modelsim SE 所以就用modelsim SE User's Manual
網址在這裡http://portal.model.com/modelsim/resources/references/modelsim_se_user.pdf

好就從`timescale開始看吧
其實我發現在User's Manual寫得很好
重點就是每一個檔案都要有`timescale 否則就會出現compile error等等的問題

ffmpeg中的禁用function

在ffmpeg中不能使用一些特定的function如printf malloc free等function
當用這些function的時候  compile的時候後跳出錯誤的訊息
我一直覺得超神奇的  ffmpeg居然可以限制某些可以compile 某些不行
會想找這個是因為今天我想用strcat跟sprintf的時候  居然有出現了compile error
我就覺得我一定要知道是為什麼

還蠻好找的 就在(ffmpeg top)/libavutil/internal.h中
他先將某給不想給別用的function #undef
接者不想給別人用的function定義成一個很長的symbol(只能一個)
compile的時候就會因為找不到這個symbol 而印出這個symbol
但這時我們就會就將這個symbol當成error message
這樣就可以控制某些function不能用了

但是這個的前提必須要檔案有include到上面這個internal.h
如果沒有include 一樣是沒有用的